المقرر: TD Electronique numérique avancée : VHDL-FPGA

التقويم

يناير 2025

الأحد	الاثنين	الثلاثاء	الأربعاء	الخميس	الجمعة	السبت
			لا أحداث، الأربعاء, 1 يناير لا أحداث، الأربعاء, 1 يناير	لا أحداث، الخميس, 2 يناير لا أحداث، الخميس, 2 يناير	لا أحداث، الجمعة, 3 يناير لا أحداث، الجمعة, 3 يناير	لا أحداث، السبت, 4 يناير لا أحداث، السبت, 4 يناير
لا أحداث، الأحد, 5 يناير لا أحداث، الأحد, 5 يناير	لا أحداث، الاثنين, 6 يناير لا أحداث، الاثنين, 6 يناير	لا أحداث، الثلاثاء, 7 يناير لا أحداث، الثلاثاء, 7 يناير	لا أحداث، الأربعاء, 8 يناير لا أحداث، الأربعاء, 8 يناير	لا أحداث، الخميس, 9 يناير لا أحداث، الخميس, 9 يناير	لا أحداث، الجمعة, 10 يناير لا أحداث، الجمعة, 10 يناير	لا أحداث، السبت, 11 يناير لا أحداث، السبت, 11 يناير
لا أحداث، الأحد, 12 يناير لا أحداث، الأحد, 12 يناير	لا أحداث، الاثنين, 13 يناير لا أحداث، الاثنين, 13 يناير	لا أحداث، الثلاثاء, 14 يناير لا أحداث، الثلاثاء, 14 يناير	لا أحداث، الأربعاء, 15 يناير لا أحداث، الأربعاء, 15 يناير	لا أحداث، الخميس, 16 يناير لا أحداث، الخميس, 16 يناير	لا أحداث، الجمعة, 17 يناير لا أحداث، الجمعة, 17 يناير	لا أحداث، السبت, 18 يناير لا أحداث، السبت, 18 يناير
لا أحداث، الأحد, 19 يناير لا أحداث، الأحد, 19 يناير	لا أحداث، الاثنين, 20 يناير لا أحداث، الاثنين, 20 يناير	لا أحداث، الثلاثاء, 21 يناير لا أحداث، الثلاثاء, 21 يناير	لا أحداث، الأربعاء, 22 يناير لا أحداث، الأربعاء, 22 يناير	لا أحداث، الخميس, 23 يناير لا أحداث، الخميس, 23 يناير	لا أحداث، الجمعة, 24 يناير لا أحداث، الجمعة, 24 يناير	لا أحداث، السبت, 25 يناير لا أحداث، السبت, 25 يناير
لا أحداث، الأحد, 26 يناير لا أحداث، الأحد, 26 يناير	لا أحداث، الاثنين, 27 يناير لا أحداث، الاثنين, 27 يناير	لا أحداث، الثلاثاء, 28 يناير لا أحداث، الثلاثاء, 28 يناير	لا أحداث، الأربعاء, 29 يناير لا أحداث، الأربعاء, 29 يناير	لا أحداث، الخميس, 30 يناير لا أحداث، الخميس, 30 يناير	لا أحداث، الجمعة, 31 يناير لا أحداث، الجمعة, 31 يناير

مخطط الموضوع

Espace de communication

طي الكل توسيع الكل
- Annonces منتدى
- Forum de discussion منتدى
- Salon de discussion محادثة
- Registre de connexion Attendance Register
  
  إكمال النشاط
- Check Liste Checklist
  
  Check-off items: 100%
- Forum informel منتدى
Outils
Dans cette section vous trouverez le logiciel qui vous perpétra de mieux visualiser la solution des exercices, vous n'avez qu'à ouvrir la solution du TD avec ce logiciel.
Pour se faite télécharger le logiciel Notpad++
Apres l'avoir installer, pour ouvrir la solution du TD avec le logiciel. Faites un clic droit sur le fichier après l'avoir télécharger. cliquez sur edit with Notpad++
Sur le logiciel, cliquez sur l’angle langage > V > VHDL
Moodle desktop pour PC
Moodle app pour smartphone à télécharger dans google play ou appel store
Fiche du Module
Coefficient : 02

Crédits : 04

Durée : 15 semaine.

Volume horaire semestriel : 45h.

Travail Complémentaire : 55h.

Horaire : Jeudi de 08h30 - 09h30. Salle D17

Modalité d’évaluation : 40% de la note finale du module

40% = Note/20 = Assiduité/2 + Questionnaires/5 + interrogation/15

Assiduité => pour chaque 5h de connexion enregistré dans le registre de connexion vous aurez 0.5 point

Pour avoir les 2 points vous devez cumulé 20h de connexion.
Tables des matières
TD 01 : Logique combinatoire.
TD 02 : Langage VHDL Instruction concurrente.
TD 03 : Langage VHDL Instruction concurrente, sélective et conditionnels.
TD 04 : Langage VHDL Instruction séquentielle.
TD 05 : Langage VHDL machine à état.
TD 06 : Langage VHDL Architecture structurel (Component)
TD 01 : Prérequis (Logique combinatoire)

مُميَّز
- Tableau de karnaugh
  Table de vérité et équation logique
- TD 01 : Logique combinatoire حزمة سكورم
  
  معاينة
- FPGA_TD 01 : Logique combinatoire ملف
  
  448.3 كيلو بايت PDF document
  
  معاينة
- FPGA_TD 01 : Logique combinatoire رابط الكتروني
  
  Utilisé se lien sur la plateforme pour que les heurs de consultation du fichier serons comptabilisé dans le registre de connexion.
TD 02 : Langage VHDL Instruction concurrente
- Introduction au VHDL
  Instruction concurrentielle
- Vidéo sur l'Introduction au VHDL avancé صفحة
- TD 02 : Langage VHDL Instruction concurrente حزمة سكورم
  
  معاينة إكمال النشاط
- FPGA_TD 02 : Langage VHDL Instruction concurrente ملف
  
  211.0 كيلو بايت PDF document
- Solution_TD 02 : Langage VHDL Instruction concurrente ملف
  
  2.0 كيلو بايت Text file تم تحميلها 23/03/23، 14:00
  
  معاينة
TD 03 : Langage VHDL Instruction sélectrive, conditionnelle
- Conversion integer => std_logic =>std_logic_vector
  Les opérateur (arithmétique, logique....)
- TD 03 : Langage VHDL : Instruction Conditionnelle حزمة سكورم
  
  معاينة إكمال النشاط
- FPGA_TD 03 : Langage VHDL Instruction conditionnelle ملف
  
  303.7 كيلو بايت PDF document
- Solution_TD 03 : Langage VHDL Instruction Conditionnelle ملف
  
  7.4 كيلو بايت Text file تم تحميلها 24/10/23، 13:45
  
  معاينة
Interrogation : 9 décembre 2021

غير متوفر
TD 04 : Langage VHDL Instruction séquentielle
- Instruction séquentielle
  Process base et syntaxe
  Les attributs ou détection d'un front montant d'horloge
  Compteur 4 bits
- TD 04 : Langage VHDL : Instruction séquentielle حزمة سكورم
  
  معاينة
- FPGA_TD 04 : Langage VHDL Instruction séquentielle ملف
  
  269.7 كيلو بايت PDF document
- Solution_TD 04 : Langage VHDL Instruction séquentielle ملف
  
  5.3 كيلو بايت Text file تم تحميلها 27/03/20، 15:33
  
  معاينة
TD 05 : Langage VHDL machine à état
- TD 05 : Langage VHDL : machine à état حزمة سكورم
  
  معاينة إكمال النشاط
- FPGA_TD 05 : Langage VHDL machine à état ملف
  
  280.4 كيلو بايت PDF document
- Solution TD 05 : Langage VHDL : machine à état ملف
TD 06 : Langage VHDL Architecture structurel (Component)
- Architecture structurel
- TD 06 : Langage VHDL : Architecture structurel (Component) حزمة سكورم
  
  معاينة إكمال النشاط
- FPGA_TD 06 : Langage VHDL Architecture structurel (Component) ملف
  
  269.7 كيلو بايت PDF document
  
  معاينة
- Solution_TD 06 : Langage VHDL Architecture structurel (Component) ملف
  
  8.2 كيلو بايت Text file المُحدَّثة 11/11/21، 10:14
  
  معاينة